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Verilog/HDLbits

[HDLBits] Exams/m2014 q3

1. 문제 및 설명

  •  아래 카르노 맵에 의해 정의된 회로를 구현하시오

문제 풀이

 각 원으로 묶인 부분을  나타내면 아래와 같다.

 - 빨강: x1'&x3

 - 파랑: x2&x4

 

 

2. 모듈 정의

module top_module (
    input [4:1] x, 
    output f );

 

 

 

3. 답

module top_module (
    input [4:1] x, 
    output f );
    
    assign f =  (!x[1]&x[3])|(x[2]&x[4]);

endmodule

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