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Verilog/HDLbits

[HDLBits] Kmap3

1. 문제 및 설명

  •  아래 카르노 맵에 의해 정의된 회로를 구현하시오

문제 풀이

 각 원으로 묶인 부분을  나타내면 아래와 같다. d는 Don't Care를 의미하고 Don't Care의 경우 0과 1 모두로 취급할 수 있다. 따라서 a'bc'd'를 의미하는 d는 0으로 고려했고, 나머지 두 개의 d의 경우 1로 취급하여 식을 정리 하였다.

 - 빨강: b'&c

 - 파랑: a

 

 

2. 모듈 정의

module top_module(
    input a,
    input b,
    input c,
    input d,
    output out  );

 

 

 

3. 답

module top_module(
    input a,
    input b,
    input c,
    input d,
    output out  ); 
    
    assign out = a|((!b)&c);

endmodule

 

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