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Verilog/HDLbits

[HDLBits] Exams/ece241 2013 q2

1. 문제 및 설명

  •  아래 카르노 맵에 의해 정의된 회로를 구현하시오.
    • 4개의 입력 a, b, c, d를 갖는 단일 출력 디지털 시스템이 있다. 이 시스템은 입력에 2, 7 또는 15가 나타날 때 출력이 논리 1을 생성하고, 입력에 0, 1, 4, 5, 6, 9, 10, 13, 또는 14가 나타날 때 출력이 논리  0을 생성한다.
    • 입력 3, 8, 11, 12에 해당하는 입력 조건이 이 시스템에서 절대 발생하지 않는다.
    • 예를 들어 7은 a, b, c, d가 각각 0, 1, 1, 1로 설정된 경우에 해당한다.

문제 풀이

 

 

 

2. 모듈 정의

module top_module (
    input a,
    input b,
    input c,
    input d,
    output out_sop,
    output out_pos
);

 

 

 

3. 답

module top_module (
    input a,
    input b,
    input c,
    input d,
    output out_sop,
    output out_pos
); 
    assign out_sop = (c&d)|(!a&!b&c&!d);
    assign out_pos = !((!c|!d)&(a|b|!c|d));


endmodule
 

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