RISC-V (15) 썸네일형 리스트형 [RISC-V] Single Cycle CPU 직접 설계하고 구현하기 4편 - 최상위 결선 및 시뮬레이션 검증 지난 2, 3편을 통해 CPU의 브레인과 심장인 제어/연산 장치부터 데이터를 임시 저장하고 정밀 가공하는 주변 하위 모듈과 두 가지 메모리(Inst_Mem.v, Data_Mem.v)까지 독립적인 하드웨어 소스 코드를 모두 쪼개 보았습니다.https://idkihg.tistory.com/180 [RISC-V] Single Cycle CPU 직접 설계하고 구현하기 2편 - 핵심 연산 및 제어 회로 설계지난 포스팅에서는 RISC-V Single-Cycle CPU의 이론적인 데이터패스 구조와 전체를 통제하는 10가지 핵심 제어 신호(Control Signals)의 개념에 대해 알아보았습니다. 이번 포스팅부터는 실제 Verilog HDL 소스idkihg.tistory.com https://idkihg.tistor.. [RISC-V] Single Cycle CPU 직접 설계하고 구현하기 3편 - 주변 하위 모듈 및 메모리 구조 설계 지난 2편에서는 CPU의 브레인과 심장을 담당하는 제어 장치(Control.v)와 산술논리연산장치(ALU.v)의 소스 코드를 밀도 있게 분석해 보았습니다.https://idkihg.tistory.com/180 [RISC-V] Single Cycle CPU 직접 설계하고 구현하기 2편 - 핵심 연산 및 제어 회로 설계지난 포스팅에서는 RISC-V Single-Cycle CPU의 이론적인 데이터패스 구조와 전체를 통제하는 10가지 핵심 제어 신호(Control Signals)의 개념에 대해 알아보았습니다. 이번 포스팅부터는 실제 Verilog HDL 소스idkihg.tistory.com 제어부와 연산부가 제 아무리 훌륭해도 계산할 데이터를 안정적으로 보관하고, 명령어 속에 숨겨진 상수를 올바른 크기로 확장.. [RISC-V] Single Cycle CPU 직접 설계하고 구현하기 2편 - 핵심 연산 및 제어 회로 설계 지난 포스팅에서는 RISC-V Single-Cycle CPU의 이론적인 데이터패스 구조와 전체를 통제하는 10가지 핵심 제어 신호(Control Signals)의 개념에 대해 알아보았습니다.https://idkihg.tistory.com/179 [RISC-V] Single Cycle CPU 직접 설계하고 구현하기 1편CPU의 동작 원리와 명령어가 실행되는 경로를 깊이 이해하는 가장 좋은 방법은 Verilog HDL을 이용해 직접 설계해 보는 것입니다. 이론으로만 접했던 데이터패스(Datapath)와 제어 장치(Control Unit)가 실idkihg.tistory.com 이번 포스팅부터는 실제 Verilog HDL 소스 코드를 바탕으로 하드웨어가 어떻게 모델링되었는지 구체적으로 파헤쳐 보겠습니다. 첫 .. [RISC-V] Single Cycle CPU 직접 설계하고 구현하기 1편 CPU의 동작 원리와 명령어가 실행되는 경로를 깊이 이해하는 가장 좋은 방법은 Verilog HDL을 이용해 직접 설계해 보는 것입니다. 이론으로만 접했던 데이터패스(Datapath)와 제어 장치(Control Unit)가 실제 하드웨어로 어떻게 결선되고 상호작용하는지 단일 사이클 CPU 구조를 통해 정리해 보겠습니다. 1. Single Cycle CPU 개요단일 사이클 CPU는 하나의 명령어를 단 한 개의 클럭 사이클 안에서 완전히 실행 완료하는 구조입니다.실행 단계: Instruction Fetch $\rightarrow$ Instruction Decode $\rightarrow$ Execute $\rightarrow$ Memory Access특징: 구조가 매우 직관적이고 단순하여 학습용으로 가장 적.. [RISC-V] RV32I ISA - Miscellaneous Instructions 지난 포스팅에서는 RV32I를 하드웨어와 소프트웨어라는 두 가지 관점에서 분류해 보았습니다. 이전 내용이 궁금하시다면 아래 글을 참고해주세요. 아울러 소프트웨어적 분류를 바탕으로 연재 중인 다른 포스팅들도 확인하실 수 있습니다.https://idkihg.tistory.com/143 [RISC-V] RV32I ISARV32I ISA(Instruction Set Architecture)는 최소한의 명령어로 모든 계산을 수행한다는 RISC-V의 철학을 보여줍니다. 전체 명령어는 총 47개 뿐이며, 모든 명령어 길이는 32비트로 고정되어 있습니다. 1. 하드idkihg.tistory.com 1) ISA Computationhttps://idkihg.tistory.com/146 [RISC-V] RV32I ISA.. [RISC-V] RV32I ISA - Control Transfer 지난 포스팅에서는 RV32I를 하드웨어와 소프트웨어라는 두 가지 관점에서 분류해 보았습니다. 이전 내용이 궁금하시다면 아래 글을 참고해주세요. 아울러 소프트웨어적 분류를 바탕으로 연재 중인 다른 포스팅들도 확인하실 수 있습니다.https://idkihg.tistory.com/143 [RISC-V] RV32I ISARV32I ISA(Instruction Set Architecture)는 최소한의 명령어로 모든 계산을 수행한다는 RISC-V의 철학을 보여줍니다. 전체 명령어는 총 47개 뿐이며, 모든 명령어 길이는 32비트로 고정되어 있습니다. 1. 하드idkihg.tistory.com 1) ISA Computationhttps://idkihg.tistory.com/146 [RISC-V] RV32I ISA.. [RISC-V] RV32I ISA - Loads & Stores 지난 포스팅에서는 RV32I를 하드웨어와 소프트웨어라는 두 가지 관점에서 분류해 보았습니다. 이전 내용이 궁금하시다면 아래 글을 참고해주세요.https://idkihg.tistory.com/143 [RISC-V] RV32I ISARV32I ISA(Instruction Set Architecture)는 최소한의 명령어로 모든 계산을 수행한다는 RISC-V의 철학을 보여줍니다. 전체 명령어는 총 47개 뿐이며, 모든 명령어 길이는 32비트로 고정되어 있습니다. 1. 하드idkihg.tistory.com1) ISA Computationhttps://idkihg.tistory.com/146 [RISC-V] RV32I ISA - Computation지난 포스팅에서는 RV32I를 하드웨어와 소프트웨어라는 두 가지 .. [RISC-V] RV32I ISA - Computation 지난 포스팅에서는 RV32I를 하드웨어와 소프트웨어라는 두 가지 관점에서 분류해 보았습니다. 이전 내용이 궁금하시다면 아래 글을 참고해주세요.https://idkihg.tistory.com/143 [RISC-V] RV32I ISARV32I ISA(Instruction Set Architecture)는 최소한의 명령어로 모든 계산을 수행한다는 RISC-V의 철학을 보여줍니다. 전체 명령어는 총 47개 뿐이며, 모든 명령어 길이는 32비트로 고정되어 있습니다. 1. 하드idkihg.tistory.com 2) ISA Loads & Storeshttps://idkihg.tistory.com/147 [RISC-V] RV32I ISA - Loads & Stores지난 포스팅에서는 RV32I를 하드웨어와 소프트웨어.. 이전 1 2 다음