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Verilog/HDLbits

[HDLBits] Vector2

1. 문제 및 설명

4바이트 워드의 바이트 순서를 반전시키는 회로를 설계하시오.

AaaaaaaaBbbbbbbbCcccccccDddddddd ⇒ DdddddddCcccccccBbbbbbbbAaaaaaaa

 

 

2. 모듈 정의

module top_module( 
    input [31:0] in,
    output [31:0] out );

 

 

 

3. 답

module top_module( 
    input [31:0] in,
    output [31:0] out );//
    
    assign out = {in[7:0], in[15:8], in[23:16], in[31:24]};

endmodule

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