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Verilog/HDLbits

[HDLBits] Vector0

1. 문제 및 설명

아래 모듈을 만드세요

2. 모듈 정의

module top_module ( 
    input wire [2:0] vec,
    output wire [2:0] outv,
    output wire o2,
    output wire o1,
    output wire o0  );

 

 

 

3. 답

module top_module ( 
    input wire [2:0] vec,
    output wire [2:0] outv,
    output wire o2,
    output wire o1,
    output wire o0  ); // Module body starts after module declaration
    
    assign outv = vec;
    assign {o2, o1, o0} = vec;

endmodule

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