[HDLBits] Exams/m2014 q4b

1. 문제 및 설명

• 아래 회로를 구현하시오.

2. 모듈 정의

module top_module (
    input clk,
    input d, 
    input ar,   // asynchronous reset
    output q);

 

 

 

3. 답

module top_module (
    input clk,
    input d, 
    input ar,   // asynchronous reset
    output q);
    
    always@(posedge clk, posedge ar)
        begin
            if(ar)
                q <= 1'b0;
            else
                q <= d;
        end

endmodule