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Verilog/HDLbits

[HDLBits] Dff8ar

1. 문제 및 설명

  •   Active High 동기식 리셋을 갖는 8개의 D 플립프롭을 구현하시오.

 

2. 모듈 정의

module top_module (
    input clk,
    input areset,   // active high asynchronous reset
    input [7:0] d,
    output [7:0] q
);

 

 

 

3. 답

module top_module (
    input clk,
    input areset,   // active high asynchronous reset
    input [7:0] d,
    output [7:0] q
);
    always@(posedge clk, posedge areset)
        begin
            if(areset)
                q <= 8'b0;
            else
                q <= d;
        end

endmodule

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