[HDLBits] Exams/m2014 q4a

1. 문제 및 설명

• 다음 회로를 구현하시오
• Latch를 구현하는 것이므로 래치가 추론되었다는 경고가 발생하는 것은 정상입니다.

 

2. 모듈 정의

module top_module (
    input d, 
    input ena,
    output q);

 

 

 

3. 답

module top_module (
    input d, 
    input ena,
    output q);
    
    assign q = ena?d:q;

endmodule