본문 바로가기

Verilog/HDLbits

[HDLBits] Vectorr

1. 문제 및 설명

  • 8비트 입력 벡터 [7:0]의 비트 순서를 반대로 만드세

2. 모듈 정의

module top_module( 
    input [7:0] in,
    output [7:0] out
);

 

 

 

3. 답

module top_module( 
    input [7:0] in,
    output [7:0] out
);
    assign out = {in[0],in[1],in[2],in[3],in[4],in[5],in[6],in[7]};

endmodule
공감

'Verilog > HDLbits' 카테고리의 다른 글

[HDLBits] Vector5  (0) 2025.09.08
[HDLBits] Vector4  (0) 2025.09.08
[HDLBits] Vector3  (1) 2025.08.27
[HDLBits] Gates4  (0) 2025.08.27
[HDLBits] Vectorgates  (0) 2025.08.27