[HDLBits] Dualedge

1. 문제 및 설명

• 듀올 엣지 트리거 플립플롭은 클록의 양쪽 엣지 모두에서 트리거된다.
  
  • FPGA에는 듀얼 엣지 트리거 플립플롭이 존재하지 않으며, always@(posedge clk or negedge clk)와 같은 구문을 사용할 수 없다.
  • 다음은 출력 예시이다.

 

2. 모듈 정의

module top_module (
    input clk,
    input d,
    output q
);

 

 

 

3. 답

module top_module (
    input clk,
    input d,
    output q
);
    reg p, n;
    
    assign q = (clk&p) | (!clk&n);
    
    always@(posedge clk)
        begin
            p <= d;
        end
    
    always@(negedge clk)
        begin
            n <= d;
        end
    

endmodule