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Verilog/HDLbits

[HDLBits] Count1to10

1. 문제 및 설명

  • 1부터 10까지 카운트하는 주기 10의 이진 카운터를 구현하시오
    • reset입력은 동기식이며, 카운터를 0으로 초기화해야 한다.

 

 

2. 모듈 정의

module top_module (
    input clk,
    input reset,
    output [3:0] q);

 

 

 

3. 답

module top_module (
    input clk,
    input reset,
    output [3:0] q);

    always @(posedge clk)
        if (reset || q == 4'd10)
			q <= 4'd1;
		else
			q <= q + 4'd1;
    
endmodule

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