[HDLBits] Exams/2014 q4a

1. 문제 및 설명

• 이 회로를 플립플롭과 멀티플렉서를 포함하는 서브모듈을 n 번 인스턴스화 하여 계층적 Verilog코드를 구현하고자 한다고 가정한다.
• 플립플롭과 멀티플렉서를 포함하는 서브모듈을 구현하시오

2. 모듈 정의

module top_module (
    input clk,
    input w, R, E, L,
    output Q
);

 

 

 

3. 답

module top_module (
    input clk,
    input w, R, E, L,
    output Q
);
    wire D;
    assign D = L?R:(E?w:Q);
    
    always @(posedge clk)
        Q<= D;

endmodule