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Verilog/HDLbits

[HDLBits] Gates100

1. 문제 및 설명

  • 100개의 입력을 갖는 조합회로를 만드시오.
    1. AND
    2. OR
    3. XOR


 

2. 모듈 정의

module top_module( 
    input [99:0] in,
    output out_and,
    output out_or,
    output out_xor 
);

 

 

 

3. 답

module top_module( 
    input [99:0] in,
    output out_and,
    output out_or,
    output out_xor 
);
    assign out_and = & in[99:0];
    assign out_or = | in[99:0];
    assign out_xor = ^ in[99:0];

endmodule
 

 

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