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Verilog/HDLbits

[HDLBits] Module

1. 문제 및 설명

  • 모듈의 계층 구조는 한 모듈안에서 다른 모듈을 인스턴스화 함으로써 만들어집니다.
  • top_module에서 mod_a를 인스턴스화 하여 사용하세요
1 . mod_a 정의

 

 

2. top_module

2. 모듈 정의

module top_module ( input a, input b, output out );

 

 

 

3. 답

module top_module ( input a, input b, output out );
    
    mod_a i0 (a, b, out);

endmodule
 

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