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Verilog/HDLbits

[HDLBits] Exams/review2015 count1k

1. 문제 및 설명

  • 0부터 999까지 카운트하는 주기 1000의 카운터를 구현하시오
    • reset입력은 동기식이며, 카운터를 0으로 초기화해야 한다.

 

 

2. 모듈 정의

module top_module (
    input clk,
    input reset,
    output [9:0] q);

 

 

 

3. 답

module top_module (
    input clk,
    input reset,
    output [9:0] q);
    
    always@(posedge clk)
        begin
            if(reset)
                begin
                    q <= 10'b0;
                end
            else
                begin
                    q <= q + 10'b1;
                    if(q == 999)
                        q <= 10'b0;
                end
        end

endmodule

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