[HDLBits] Fsm serialdata

1. 문제 및 설명

https://idkihg.tistory.com/160

[HDLBits] Fsm serial

 

  위의 문제에서 비트 스트림에서 바이트가 올바르게 수신되었는지 판별할 수 있는 유한 상태 기계를 구현했으므로, 정상적으로 수신된 데이터 를 출력하는 데이터 패스를 추가하라. done 신호가 1일 때 out_byte 값은 유효해야 하며, 그 외의 경우에는 어떤 값이 출력되어도 상관없다. 직렬 프로토콜을 LSB임을 유의하라.

 

 

2. Waveform

 

 

3. 모듈 정의

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output [7:0] out_byte,
    output done
);

 

 

4. 답

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output [7:0] out_byte,
    output done
); //

    
    parameter idle = 3'b000, data = 3'b001, stop = 3'b010, start = 3'b011, Error = 3'b100;
    
    reg [2:0] state, next_state;
    reg [3:0] cnt;
    reg [7:0] out;
    
    assign out_byte = out;
    assign done = (state == stop);
    
    always@(*)
        begin
            case(state)
                idle: next_state = !in?start:idle;
                start: next_state = data;
                data: next_state = (cnt==8)?(in?stop:Error):data;
                Error: next_state = in?idle:Error;
                stop: next_state = !in?start:idle;
                default next_state = state;               
            endcase
        end
    
    always@(posedge clk)
        begin
            if(reset)
                begin
                	state <= idle;
                    cnt <= 4'd0;
                    out <= 8'd0;

                end
            else
                begin
                	state <= next_state;
                    if(next_state == data)
                        begin
                        	cnt <= cnt + 4'd1;
                            out <= {in, out[7:1]};
                        end
                    else
                        begin
                        	cnt <= 4'd0;
                        end

                end
        end

endmodule